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changeset 0:22c97f9ed2cc
Add GAN190-650FBE simulation
| author | Daniel O'Connor <darius@dons.net.au> |
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| date | Mon, 16 Oct 2023 23:20:01 +1030 |
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No liability will be accepted by the +* publisher for any consequence of its use. +* +* Nexperia UK Ltd +* +* 650V GaN FET Version 2.0 +****************************************************************************************************** + +.subckt GAN041_650WSB 301 302 303 334 +* +* 301=D1, 302=G1, 303=S1, 334=mb +* +* +******************* +** HEMT_A Begin ** +* xxxx +* 101=drainHA, 102=gateHA, 103=sourceHA, 106=Si substrate + +*bs 109 103 v=0.0005*i(bs) + 50u*i(bs)**2 *rbs 109 103 10 + +j1 104 102 103 j1mod area=1.09 +.model j1mod NJF vto -20 beta 9 lambda 0.01 rs 0.0007 ++ cgs 1p cgd 1p is=0.1f + +j2 105 102 104 j2mod area=1.09 +.model j2mod NJF vto -98 beta 6.5 lambda 0.01 ++ cgs 1p cgd 1p is=0.1f + +j3 101 102 105 j3mod area=1.09 +.model j3mod NJF vto -250 beta 1.7 lambda 0.01 rd {rd_temp} ++ cgs 1p cgd 1p is=0.1f +.param rd_temp=(28.9m+((temp-25)*160u)+(((temp-25)*(temp-25))*1.28u)) + +CDS 101 103 12pF + +bcgs 103 102 i=v(123,0)*i(vcgs) +Ccgs 121 122 0.7E-12 +Vcgs 121 0 0Vdc +Ecgs1 122 0 103 102 1 +Ecgs2 123 0 TABLE {V(122)} ++ (0,300) ++ (18,100) ++ (33,0) + +bcg1 104 102 i=v(133,0)*i(vcg1) +Ccg1 131 132 0.7E-12 +Vcg1 131 0 0Vdc +Ecg11 132 0 104 102 1 +Ecg12 133 0 TABLE {V(132)} ++ (0,200) ++ (19,200) ++ (40,155) ++ (68,84) ++ (98,0) + +bcg2 105 102 i=v(143,0)*i(vcg2) +Ccg2 141 142 1E-12 +Vcg2 141 0 0Vdc +Ecg21 142 0 105 102 1 +Ecg22 143 0 TABLE {V(142)} ++ (0,159) ++ (98,159) ++ (143,110) ++ (193,45) ++ (250,0) + +bcgd 101 102 i=v(148,0)*i(vcgd) +Ccgd 146 147 0.93E-12 +Vcgd 146 0 0Vdc +Ecgd1 147 0 101 102 1 +Ecgd2 148 0 TABLE {V(147)} ++ (0,110) ++ (250,110) ++ (400,106) ++ (650,97) + +cssub 106 103 39pF +bdsub 101 106 i=v(113,0)*i(vdsub) + +Cbdsub 111 112 1E-12 +Vdsub 111 0 0Vdc +E11 112 0 101 106 1 +E12 113 0 TABLE {V(101,102)} ++ (0,127) ++ (19,127) ++ (98,85) ++ (250,62) ++ (600,11) + +** HEMT_A End ** +****************** + +******************** +** NMOS_A Begin ** +* +* 151a=drainMA, 152=gateMA, 153=sourceMA + +XSiMOSFET 151 152 153 FETmod +rsisnub 151 160 10 +csisnub 160 153 1p + +** NMOS_A End ** +****************** + +****************** + +****************** +** Package capacitance and bias resistance Begin ** +* +rbb 103 153 9meg + +* parasitic Miller capacitance +CGDA1 321 101 2pF + +* substrate bonded to paddle of TO-247 +rcssub 334 106 0.1 +*GaN gate to substrate +Rgg 102 106 0.1 + +** Package capacitance and bias resistance End ** +****************** + +******************************** +*** Pin Connection Begin *** +******************************** +** Wire bonds to source common ** + +Li1A 103 151 1pH rser=1u + +* Si source to Source Common +Li3A 199 197 {Li3} rser=1u +RLi3A 199 197 {Rli3} +Ri3A 197 153 0.03 +Li3B 197 193 12p rser=1u +Ri3B 193 153 11m +Li3C 193 192 1p rser=1u +Ri3C 192 153 0.63m + +******************** +** 301=D1 Begin ** +* from 101=drainA to 301=D1 + +L315 301 311 {L31} rser=1u +R315 301 311 {Rl31} +R311 311 101 43m +L311 311 312 16p rser=1u +R312 312 101 20m +L312 312 313 40p rser=1u +R313 313 101 1.4m + +** 301=D1 End ** +****************** + +******************** +** 302=G1 Begin ** +* from 152=GateA to 302=G1 + +L320 302 325 {L32} rser=1u +R320 302 325 {Rl32} + +r1 325 321 0.1 + +R321 321 152 175m +L321 321 322 101p rser=1u +R322 322 152 80m +L322 322 323 180p rser=1u +R323 323 152 10.5m + +** 302=G1 End ** +****************** + +******************** +** 303=S1 Begin ** +* from 199=sourceA to 303=S1 + + +L335B 303 331 {L33B} rser=1u +R335 303 331 {Rl33B} +R331 331 334 30m +L331 331 332 16p rser=1u +R332 332 334 11m +L332 332 333 12p rser=1u +R333 333 334 0.39mm +L335A 334 199 {L33A} rser=1u ; +RL335A 334 199 {Rl33A} + +** 303=S1 End ** +****************** + +****************************** +*** Pin Connection End *** +****************************** + +.param Li2=0.6nH rser=1u +.param Rli2=1.13 + +.param Li3=0.33nH rser=1u +.param Rli3=.0207 + +.param L31=5.12nH rser=1u +.param Rl31=0.321 + +.param L32=2nH rser=1u +.param Rl32=0.514 + +.param L33B=1nH rser=1u +.param Rl33B=0.308 +.param L33A=0.5nH rser=1u +.param Rl33A=0.0628 + +.ends GAN041_650WSB + +***************************************************************************************** + + +.SUBCKT FETmod D G S + +RLD1 D 4 1.000u +RLS1 S 7 0.2m + +Rsnub 3 SN 0.49 +Csnub SN 6 0.78n + +* Drain,gate and source resistances +RD 4 3 0.1m TC1=7.137m TC2=1.009n +RG G 2 1.6 +RS 6 7 1.000u + +* Body Diode +RBD 9 4 1u TC1=-5m TC2=0u +DBD 7 9 D_DBD +RDS 7 4 24.00MEG TC1=-5.000m + +* Internal MOS +M1 3 2 6 6 MINT + +* Gate leakage and gate capacitance +RGS 2 6 4000MEG +CGS 2 6 1.37n + +* CGD +C11 11 12 1E-12 +V11 11 0 0Vdc +B11 3 2 I= V(13,0)*I(V11) +E11 12 0 3 2 1 +E12 13 0 TABLE {V(12)} ++ (-20.0,572.18) ++ (-16.0,572.18) ++ (-15.0,572.18) ++ (-12.0,572.18) ++ (-10.0,572.18) ++ (-8.0,572.18) ++ (-6.0,572.18) ++ (-5.0,572.18) ++ (-4.0,572.18) ++ (-3.0,572.18) ++ (-2.0,501.12) ++ (-1.0,405.85) ++ (-0.5,377.14) ++ (-0.2,363.27) ++ (-0.1,363.37) ++ (0.0,364.3716) ++ (0.1,355.82) ++ (0.2,355.89) ++ (0.5,331.466) ++ (1.0,298.092) ++ (2.0,249.957) ++ (3.0,218.532) ++ (4.0,195.414) ++ (5.0,177.109) ++ (6.0,163.232) ++ (8.0,145.508) ++ (10.0,135.726) ++ (12.0,130.12) ++ (15.0,125.703) + +.param Vto_temp=(5.15-((temp-25)*0.002)) + +.MODEL MINT NMOS Vto={Vto_temp} Kp=300 Nfs=900G Eta=10000 ++ Level=3 Gamma=0.000 Phi= 600.0m Is=1.000E-24 UO=600.0 Js= 0.000 ++ Pb=800.0m Cj=0.000 Cjsw=0.000 Cgso=0.000 Cgdo=0.000 Cgbo=0.000 Tox= ++ 100.0n Xj 0.000 ++ Vmax=400 + +.MODEL D_DBD D Bv= 33.00 Ibv= 250.0u Rs=1.000u Is=1.061p ++ N=1.000 M=543.8m VJ=960.6m Fc=500.0m Cjo=2.98n Tt=2n + +.ENDS FETmod
--- /dev/null Thu Jan 01 00:00:00 1970 +0000 +++ b/GAN190-650FBE.asy Mon Oct 16 23:20:01 2023 +1030 @@ -0,0 +1,29 @@ +Version 4 +SymbolType CELL +LINE Normal -80 0 -24 0 +LINE Normal -24 -24 -24 -38 +LINE Normal -24 8 -24 -8 +LINE Normal -24 38 -24 24 +LINE Normal 16 32 16 80 +LINE Normal -24 32 16 32 +LINE Normal -24 32 -24 32 +LINE Normal 16 -32 -24 -32 +LINE Normal 16 -80 16 -32 +LINE Normal -11 25 6 32 +LINE Normal -11 39 -11 25 +LINE Normal 6 32 -11 39 +CIRCLE Normal 48 48 -48 -48 +WINDOW 0 32 -48 Left 1 +WINDOW 3 32 48 Left 1 +SYMATTR Value GAN190-650FBE +SYMATTR Prefix x +SYMATTR ModelFile GAN190-650FBE_LTspice.lib +PIN -80 0 NONE 8 +PINATTR PinName Gate +PINATTR SpiceOrder 1 +PIN 16 -80 NONE 8 +PINATTR PinName Drain +PINATTR SpiceOrder 2 +PIN 16 80 NONE 8 +PINATTR PinName Source +PINATTR SpiceOrder 3
--- /dev/null Thu Jan 01 00:00:00 1970 +0000 +++ b/GAN190-650FBE_LTspice.lib Mon Oct 16 23:20:01 2023 +1030 @@ -0,0 +1,678 @@ +* LTspice Encrypted File +* +* This encrypted file has been supplied by a 3rd +* party vendor that does not wish to publicize +* the technology used to implement this library. +* +* Permission is granted to use this file for +* simulations but not to reverse engineer its +* contents. +************************************************************************ +* (C) Copyright Nexperia UK Ltd Corporation. All rights reserved. +* ********************************************************************** +************************************************************************ +************************************************************************ +************************************************************************ +****************************************************************** * +* Models provided by Nexperia UK Ltd are not warranted by Nexperia UK Ltd as fully representing all of the specifications and operating +* characteristics of the semiconductor product to which the model relates. The model describes the characteristics of a typical device. * +* In all cases, the current data sheet information for a given device is the final design guideline and the only actual performance specification. +* Although models can be a useful tool in evaluating device performance, they cannot model exact device performance under all conditions, nor are they intended to replace bread- * +* boarding for final verification. Nexperia UK Ltd therefore does not assume any liability arising from their use. Innoscience Inc. reserves the right to change models without * +* prior notice. The Simulation Model is subject to change without notice. In addition, models can be a useful tool in evaluating device performance, they cannot reflect the accurate device * +* performance under all conditions, nor are they intended to replace bread boarding for final verification. +**************************************************************** +* Version History: +* 1: Created the GAN190-650FBE Model +*** +* +* Begin: + F9 21 3B 20 96 97 F9 25 03 59 BE 97 B8 DB 04 C4 + 4E 6D 31 3E 87 AC 02 37 84 96 B8 D6 B4 C2 CC 1C + 6F E5 E5 90 CB 9B 6B BC E0 B2 FD 31 86 BA 38 74 + CB 37 1E 5E 79 DA B9 84 F4 90 C2 50 A1 CD FC BC + AA 22 EE 04 ED 5F 2B F4 75 BF 1E 27 FE 53 44 72 + 4E 8E 55 04 C7 26 57 30 AB ED A5 0F 05 BE EA 76 + FE 8E 07 F2 B2 3E A6 98 08 B5 7C A3 41 74 40 84 + 83 BC 8A 2E ED 24 42 9B 47 43 1A 8A 05 99 21 DC + FA 3C E5 57 1B F7 17 37 2E 2D 34 B9 77 74 76 48 + 6C 57 5F D0 3F 29 35 29 B5 BA 5D 30 3E B2 E2 7D + 39 7A 5D BB AD 4D F6 A5 0D BA 2D 75 CC A4 69 FC + 01 53 1A E1 95 4D C0 69 36 99 15 C9 F6 90 05 03 + 0B 77 D5 4E B6 09 7C EA 34 19 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--- /dev/null Thu Jan 01 00:00:00 1970 +0000 +++ b/isl55110.lib Mon Oct 16 23:20:01 2023 +1030 @@ -0,0 +1,177 @@ +*ISL55110 Spice Model +* Delays now simulated with Delay Lines instead of RC Time Constants +* Models +*$ +.model SWOUTN VSWITCH ron=2.83 roff=100Meg von=+.2 voff=-.2 +*$ +.model SWOUTP VSWITCH ron=2.6 roff=100Meg von=.2 voff=-.2 +*$ +.model den D (n=1) +*$ +.model SWMOD VSWITCH ron=10 roff=100Meg von=+.1 voff=-.1 +*$ +.model SWHIZ VSWITCH ron=100Meg roff=0.001 von=+.2 voff=-.2 +*$ + +* Components Definitions +*Input PAD +.subckt IN_PAD 1 2 +RIN 1 2 100e6 +CIN 1 2 1e-12 +.ends +*$ +* Output PAD (IN GND) +.subckt OUT_PAD 1 2 +RIN 1 2 100e6 +* CIN should be adjusted depending on the power down time.(PD time - 10 ns ) +CIN 1 2 14e-12 +.ends +*$ +*Comparator with hysterisis +*COMP_HS IN OUT VDD GND +.subckt COMP_HS 1 2 3 4 +* Thresholds +VTHR1 7 4 1.2 +VTHR2 8 4 1.4 +* VDD/2 Generation +R1 3 9 100e6 +R2 4 9 100e6 +*Delayed output +R3 2 21 3e3 +C1 21 4 0.43e-12 +SW1 7 10 21 9 SWMOD +SW2 8 10 9 21 SWMOD +*COMPARISON +SW3 3 2 1 10 SWMOD +SW4 4 2 10 1 SWMOD +.ends +*$ +* Buffer Models ( IN OUT VDD GND) +.subckt BUF_X 1 2 3 4 +*Generating VDD/2 +R1 3 7 100e6 +R2 4 7 100e6 +SW1 3 2 1 7 SWMOD +SW2 4 2 7 1 SWMOD +.ends +*$ +*Level shifter (IN OUT LV_SUPPLY GND HV_SUPPLY) +.subckt LS 1 2 3 4 5 +*Gnerating VDD/2 +R1 3 7 100e6 +R2 4 7 100e6 +SW1 5 2 1 7 SWMOD +SW2 4 2 7 1 SWMOD +.ends +*$ +* Delay from LV(VDD) components in signal path +* LV comparator and level shifter give a delay of 3 ns(approx). +* T=0.69*R*C Obsolete, use delay line model instead +* Delay_LV IN OUT GND +.subckt Delay_LV 1 2 3 +T1 1 3 2 3 Z0=100Meg TD=3n +R1 2 3 100Meg +*C1 2 3 0.43e-12 +.ends +*$ +* Delay from HV inverters in the signal path. +* though this delay vary with supply(VH) , modeled delay as 6 ns . +* T=0.69*R*C Obsolete, use delay line model instead +.subckt Delay_HV 1 2 3 +T1 1 3 2 3 Z0=100Meg TD=6n +R1 2 3 100Meg +*C1 2 3 0.43e-12 +.ends + +*$ +.subckt DelaY_HV-1 1 2 3 +T1 1 3 2 3 Z0=100Meg TD=3n +R1 2 3 100Meg +*C1 2 3 0.43e-12 +.ends +*$ +*ISL55110 model +* +* VDD PD IN_B IN_A OA VH GND OB ENABLEZ +* | | | | | | | | | +* | | | | | | | | | +* | | | | | | | | | +* | | | | | | | | | +* | | | | | | | | | +* | | | | | | | | | +* | | | | | | | | | +* | | | | | | | | | +* | | | | | | | | | +* | | | | | | | | | +* | | | | | | | | | +* | | | | | | | | | +.subckt ISL55110 1 2 3 4 5 6 7 8 9 +XPAD_INB 3 7 IN_PAD +XPAD_INA 4 7 IN_PAD +XPAD_PD 2 7 IN_PAD +XPAD_ENZ 9 7 IN_PAD +*Input Clamp Diodes for IBIS +d5 7 3 den +d6 3 1 den +d7 7 4 den +d8 4 1 den +d9 7 2 den +d10 2 1 den +d11 7 9 den +d12 9 1 den +* +* +* +R1 1 99 100e6 +R2 99 7 100e6 +R10 6 199 100e6 +R11 7 199 100e6 +XCOMP_A 4 10 1 7 COMP_HS +XCOMP_B 3 11 1 7 COMP_HS +XDELAY_LVA 10 12 7 Delay_LV +XDELAY_LVB 11 13 7 Delay_LV +XLEVEL_SHIFTERA 12 14 1 7 6 LS +XLEVEL_SHIFTERB 13 15 1 7 6 LS +XDELAY_HVA 14 16 7 Delay_HV +XDELAY_HVB 15 17 7 Delay_HV +*PD or ENABLEZ +R3 18 7 100e6 +SW1 1 18 2 99 SWMOD +*SW2 1 18 9 99 SWMOD +SWA 16 19 99 18 SWMOD +SWB 17 20 99 18 SWMOD +V 210 7 -1 +R4 19 210 100e6 +R5 20 210 100e6 +* OUTPUT SWITCHES +*OA Switch +T1 9 7 230 7 Z0=100Meg TD=15n +R6 230 7 100Meg +SWTPA 6 220 230 99 SWHIZ +* +SWPA 220 5 19 199 SWOUTP +SWNA 221 5 199 19 SWOUTN +* +SWTNA 7 221 230 99 SWHIZ +* +C1 5 7 100pF +d1 7 5 den +d2 5 6 den +XPAD_OUTA 5 7 OUT_PAD +* +* +* OB Switch +*HIZ High Side +SWTPB 6 222 230 99 SWHIZ +* +SWPB 222 8 20 199 SWOUTP +SWNB 223 8 199 20 SWOUTN +*HIX Low Side +SWTNB 7 223 230 99 SWHIZ +C2 8 7 100pF +d3 7 8 den +d4 8 6 den +XPAD_OUTB 8 7 OUT_PAD +.ends + +*$
--- /dev/null Thu Jan 01 00:00:00 1970 +0000 +++ b/pa-GAN190.asc Mon Oct 16 23:20:01 2023 +1030 @@ -0,0 +1,134 @@ +Version 4 +SHEET 1 2852 784 +WIRE 224 144 128 144 +WIRE 384 144 224 144 +WIRE 576 144 512 144 +WIRE 816 144 576 144 +WIRE 1040 144 944 144 +WIRE 1120 144 1040 144 +WIRE 1312 144 1200 144 +WIRE 1424 144 1312 144 +WIRE 1584 144 1424 144 +WIRE 1664 144 1648 144 +WIRE 1776 144 1744 144 +WIRE 1808 144 1776 144 +WIRE 240 192 224 192 +WIRE 288 192 240 192 +WIRE 384 192 288 192 +WIRE 576 192 512 192 +WIRE 656 192 576 192 +WIRE 1312 192 1312 144 +WIRE 128 240 128 144 +WIRE 224 240 224 192 +WIRE 288 240 288 192 +WIRE 384 240 288 240 +WIRE 576 240 512 240 +WIRE 816 240 816 224 +WIRE 944 240 944 224 +WIRE 384 272 288 272 +WIRE 656 272 656 192 +WIRE 704 272 656 272 +WIRE 1216 272 784 272 +WIRE 1584 272 1584 144 +WIRE 1808 272 1808 144 +WIRE 288 304 288 272 +WIRE 384 304 288 304 +WIRE 1424 304 1424 144 +WIRE 576 384 576 240 +WIRE 704 384 576 384 +WIRE 1328 384 784 384 +WIRE 128 480 128 320 +WIRE 224 480 224 320 +WIRE 224 480 128 480 +WIRE 288 480 288 304 +WIRE 288 480 224 480 +WIRE 448 480 448 336 +WIRE 448 480 288 480 +WIRE 1312 480 1312 352 +WIRE 1424 480 1424 464 +WIRE 1424 480 1312 480 +WIRE 1584 480 1584 336 +WIRE 1584 480 1424 480 +WIRE 1808 480 1808 352 +WIRE 1808 480 1584 480 +WIRE 448 512 448 480 +WIRE 1424 512 1424 480 +FLAG 448 512 0 +FLAG 576 192 D0 +FLAG 240 192 RFDrive +FLAG 576 144 MOD_RAIL +FLAG 1776 144 RFOut +FLAG 1040 144 HV +FLAG 1312 144 SW +FLAG 816 240 0 +FLAG 944 240 0 +FLAG 1424 512 0 +FLAG 224 144 VCC +SYMBOL Voltage 128 224 R0 +WINDOW 3 37 53 Left 2 +SYMATTR Value 5 +SYMATTR InstName V1 +SYMBOL Voltage 816 128 R0 +WINDOW 3 -70 51 Left 2 +SYMATTR Value 12 +SYMATTR InstName V2 +SYMATTR SpiceLine Rser=10m Cpar=1p +SYMBOL Voltage 224 224 R0 +WINDOW 3 -51 126 Left 2 +SYMATTR Value PULSE(0 5 0 0 0 {Ton} {Tperiod}) +SYMATTR InstName V3 +SYMBOL ISL55110 416 176 R0 +WINDOW 3 -55 -78 Top 2 +SYMATTR InstName U1 +SYMBOL Voltage 944 128 R0 +WINDOW 0 -8 -4 Left 2 +SYMATTR InstName V4 +SYMATTR Value 120 +SYMATTR SpiceLine Rser=10m Cpar=1p +SYMBOL ind 1104 160 R270 +WINDOW 0 32 56 VTop 2 +WINDOW 3 5 56 VBottom 2 +SYMATTR InstName L1 +SYMATTR Value {L1} +SYMATTR SpiceLine Rser=35m +SYMBOL ind 1648 160 R270 +WINDOW 0 32 56 VTop 2 +WINDOW 3 -8 58 VBottom 2 +SYMATTR InstName L2 +SYMATTR Value {L2} +SYMATTR SpiceLine Rser=35m +SYMBOL cap 1648 128 R90 +WINDOW 0 0 32 VBottom 2 +WINDOW 3 40 27 VTop 2 +SYMATTR InstName C2 +SYMATTR Value {C2} +SYMBOL cap 1600 336 R180 +WINDOW 0 24 56 Left 2 +WINDOW 3 30 8 Left 2 +SYMATTR InstName C1 +SYMATTR Value {C1} +SYMBOL Res 1792 256 R0 +WINDOW 0 32 43 Left 2 +SYMATTR InstName R1 +SYMATTR Value {R1} +SYMBOL Res 800 256 R90 +WINDOW 0 0 56 VBottom 2 +WINDOW 3 35 59 VTop 2 +SYMATTR InstName R4 +SYMATTR Value 0 +SYMBOL Res 800 368 R90 +WINDOW 0 0 56 VBottom 2 +WINDOW 3 36 53 VTop 2 +SYMATTR InstName R2 +SYMATTR Value 0 +SYMBOL GAN190-650FBE 1296 272 R0 +WINDOW 3 -54 59 Left 1 +SYMATTR InstName U2 +SYMBOL GAN190-650FBE 1408 384 R0 +WINDOW 3 -62 66 Left 1 +SYMATTR InstName U3 +TEXT 504 448 Left 2 !.param F0 = 35.24Meg\n.param Tperiod = 1 / {F0}\n.param dutypct = 35\n.param Ton = 1 / {F0} * {dutypct} / 100\n.param C1 = 5p\n.param C2 = 80p\n.param L1 = 10u\n.param L2 = 336n\n.param R1 = 12.86 +TEXT 960 520 Left 2 !.meas PIN_HV AVG abs(V(HV)*I(V4))\n.meas PIN_MOD AVG abs(V(MOD_RAIL)*I(V2))\n.meas PIN_LV AVG abs(V(VCC)*I(V1))\n.meas POUT AVG abs(V(RFOut)*I(R1))\n.meas Efficiency Param 100*POUT/(PIN_HV + PIN_LV + PIN_MOD) +TEXT 960 640 Left 2 !*.tran 0 1.8u 1.7u\n*.tran 0 5u 1.7u\n.tran 0 3u 1.5u +TEXT 960 720 Left 2 !.fourier {F0} 9 -1 V(rfout) +TEXT 496 664 Left 2 !.step param dutypct 20 60 1